Селекторы, принцип действия которых основан на синтезе частоты, называют селекторами PLL ("Phase Locked Loop", что в переводе с английского означает "замкнутая петля ФАПЧ"). Эти селекторы называют еще цифровыми, так как управляются они процессором телевизора по двухпроводной двунаправленной цифровой шине I2С.
Синтез частоты существенно повышает точность настройки на телестанцию, упрощает пользование телевизором, сохраняя возможность ручной подстройки для получения оптимального качества изображения [1 - 4].
Прежде чем перейти к описанию селекторов, поясним некоторые термины и условные обозначения, принятые для селекторов PLL.
Поток информации по цифровой шине I2С может передаваться в двух направлениях: от процессора и к процессору. Когда он направлен от процессора к селектору (например, команды установки), такой режим называют ЗАПИСЬ. Обратная передача потока информации (от селектора) соответствует режиму ЧТЕНИЕ, который устанавливается, когда селектор в некоторый момент сообщает процессору о своем состоянии или подтверждает ранее установленное (по запросу процессора). Этот режим имеют не все селекторы PLL.
Далее используются обозначения: AS (Adress Select) - шина адреса: SDA - последовательная шина данных; SCL (Select Clock) - шина синхронизации, тактовых импульсов; LW - напряжение питания синтезатора (+5 В); ADC - пятиуровневый АЦП, встроенный в синтезатор и позволяющий управлять каким-нибудь дополнительным устройством через селектор.
В табл. 1 - 3 указаны наиболее важные сведения о селекторах PLL производства АО "SELTEKA" (г. Каунас. Литва) [5] и их аналоги - доступные современные селекторы зарубежных фирм (отечественные модели, к сожалению, до сих пор не внедрены в серийное производство). Другие общие сведения о них и параметры были опубликованы в [1]. Напомним, что все они - всеволновые модели европейской унификации. Антенный вход - типа IEC (SNIR), выход ПЧ - симметричный. В табл. 2 и 3 Uн - напряжение настройки; вывод 1 - ближайший к антенному входу. У селекторов KS-H-132. KS-H-134 имеется только 11 выводов. В этих селекторах напряжение питания равно +5 В и специальный вывод для напряжения UPLL не предусмотрен, но имеется вывод для напряжения настройки (0,5...28 В) - выход UH который облегчает контроль работы селекторов и делает возможным ручную подстройку.
Наиболее простая модель - KS-Н-62. Скорость перестройки, начиная с частоты 132 МГц в поддиапазоне А, 356 МГц в поддиапазоне В и 678 МГц в поддиапазоне С, изменяется (программно) так. чтобы скомпенсировать нелинейность зависимости емкости варикапов от напряжения настройки.
В селекторе KS-H-64 скорость перестройки изменяется также программно. Сама программа "зашита" в процессоре.
KS-H-92 - более совершенный и сложный селектор. Скорость перестройки замедляется (slightly - слегка) вблизи телестанции для уменьшения остаточной расстройки. В таблицах даны параметры модернизированного (в конце 1998 г.) варианта селектора KS-H-92, в котором установлена микросхема TSA5522M фирмы PHILIPS вместо синтезатора фирмы MOTOROLA. Этот вариант стал аналогом селектора 3402РНС фирмы ТЕМIС.
Селектор KS-H-92L - вариант KS-H-92 с удлиненным антенным входом (32.2 мм). Аналогичными функциональными возможностями обладает селектор KS-H-132, но при низком напряжении питания.
Самым новым селектором на сегодняшний день можно назвать KS-H-134 (разработка 1998 г.). В нем изменены границы поддиапазонов принимаемых частот: А - с эфирного канала 1 по кабельный канал СК6 (47... 158 МГц). В - с СК7 no СК37 (158...438 МГц); С - с СК38 по 69-й канал (438...862 МГц). Введен режим тестирования, а изменение скорости перестройки происходит автоматически. При замыкании петли системы ФАПЧ (в полосе захвата канала) обеспечивается переключение скорости перестройки, а при отсутствии фиксации - обратное изменение скорости. Программное включение/выключение функции скорости перестройки позволяет перейти на ручную настройку.
На рис. 1 представлена структурная схема селектора PLL (на примере KS-H-92). Он состоит из трех одинаковых каналов выделения, усиления и преобразования сигнала. Каждый канал рассчитан для работы только в одном поддиапазоне (А, В или С). Рассмотрим построение одного из каналов, например, для поддиапазона А.
Радиосигнал с антенного входа выделяется входным контуром, выполняющим роль полосового фильтра (Пм). и проходит на усилитель радиочастоты (УРЧ). собранный на полевом транзисторе. Нагрузкой УРЧ служит полосовой фильтр (ПФ). Входной контур и полосовой фильтр перестраиваются варикапами. Усиленный сигнал поступает на микросхему DA1, содержащую три отдельных балансных смесителя-гетеродина (С/Г). Контуры гетеродинов также перестраиваются варикапами. Сигнал ПЧ выделяется полосовым фильтром (ФПЧ) и после согласующего каскада приходит на выходные выводы селектора (выход ПЧ).
Сигнал гетеродина через коммутатор (Комм) поступает на микросхему синтезатора частоты DA2. На рис. 2 показан фрагмент структурной схемы синтезатора, в который входит образцовый генератор (ОГ) частоты Fo, первый программируемый делитель (ПД1) с коэффициентом деления К и второй программируемый делитель (ПД2) с коэффициентом деления N, частотно-фазовый детектор (ФД) и активный фильтр нижних частот, в качестве которого применен интегратор (И). Последний не входит в состав микросхемы, однако он работает в петле системы ФАПЧ и peaлизует изменение скорости перестройки. Частота образцового сигнала стабилизирована кварцевым резонатором на 4 МГц.
Делитель ПД1 выполнен так, что его коэффициент деления К задается процессором в строгом соответствии с установленным шагом перестройки по табл. 4.
Как работает синтезатор в кольце импульсной системы ФАПЧ при переходе частоты гетеродина с Fг1 на частоту Fг2, причем Fг2>Fг1? Для того, чтобы на входах частотно-фазового детектора были сигналы одной частоты сравнения (Fcp). выходная частота гетеродина должна удовлетворять соотношению Fо/K=Fг/N. Изменение коэффициента деления N на единицу приводит к соответствующему изменению частоты F, на минимальный шаг частотной сетки гетеродина.
В первый момент после увеличения N частота сигнала на выходе программируемого делителя ПД2 станет меньше Fcp и частотно-фазовый детектор начнет вырабатывать корректирующие импульсы, которые преобразуются интегратором в повышенное напряжение управления (Uyпp). Это напряжение поступает на варикапы гетеродина (а также входного контура и полосового фильтра в каждом канале селектора). Частота гетеродина будет повышаться до тех пор, пока значения частоты на обоих входах частотно-фазового детектора не сравняются. В результате достигнутая разность фаз (остаточная расстройка) будет поддерживаться постоянной. Следовательно, изменением коэффициента деления N обеспечивается перестройка селектора по частоте. Причем каждому значению шага перестройки соответствует определенное значение частоты сравнения (табл. 4).
Нетрудно заметить, что скорость перестройки зависит от параметров интегратора. Так, увеличение входного тока интегратора в пять раз вызывает значительное увеличение скорости перестройки. Этот способ управления получил название НАКАЧКА (Charge Pump). Однако следует иметь в виду, что скорость перестройки ограничена условием устойчивости, как и в любой системе автоматического регулирования.
В табл. 4 даны также значения коэффициента D, необходимого для определения коэффициента деления N. Для вычисления его значений используют соотношение N=D(Fгн + Fпч, где Fгн - частота гетеродина для сигнала изображения, Fпч - ПЧ изображения. В двоичном исчислении для задания коэффициентов программирования число N имеет вид:
N=16384·N14+8192·N13+4096·N12+ 2048 ·N11+1024· N10+512· N9+256 · N8+ 128 · N7+64 · N6+32 · N5-4 6 · N4+8 · N3+ 4 · N2+2.N 1+N0, где N14 - N0 - биты информации, принимающие значение 0 или 1.
И наконец, следует рассказать о протоколе обмена сигналами между селектором PLL и микропроцессорной системой управления в различных режимах.
В режиме ЗАПИСЬ протокол обмена состоит из пяти байтов по восемь бит в каждом: один байт адреса, два байта программного делителя ПД2 и два байта управления. В конце каждого байта селектор должен посылать особый сигнал АСК (Acknowledge), подтверждающий правильность принятой информации. В общем виде протокол обмена в этом режиме представлен в табл. 5. Следует иметь в виду, что один и тот же бит в байтах управления для разных моделей селекторов имеет различные обозначения. Например, бит Р14 обозначают 5I для селектора KS-H-62, Т14 - для KS-H-64 и CP - для остальных. Поэтому в таблицах такие биты обозначены буквой Р (PORT) с порядковым цифровым номером, а в скобках могут быть указаны обозначения для конкретного селектора. Значения битов. отмеченные в таблицах знаком X, не используют для управления.
Бит адреса R/W (Read/Write) переключает селектор в режим ЧТЕНИЕ или ЗАПИСЬ. При R/W=0 устанавливается режим ЗАПИСЬ. Для селекторов без режима ЧТЕНИЕ это - единственное состояние.
МА1 и МА0 - биты выбора необходимого адреса, если телевизор содержит несколько селекторов (например, второй селектор для устройства "Кадр в кадре"). Смена адреса достигается изменением напряжения на выводе AS в соответствии с табл. 6. При использовании в телевизоре одного селектора МА1=0 и МА0=1 или вывод AS оставляют свободным.
Битами N14-N0 (см. табл. 5) задают коэффициент деления программируемого делителя ПД2, о чем уже было сказано выше.
Бит Р14, который уже упоминался, - бит накачки. Для селектора KS-H-62 при Р14(51), равном 1, увеличивается скорость перестройки с определенных частот в каждом поддиапазоне. Для остальных селекторов при том же значении бита Р14 (Т14, CP) обеспечивается ускоренная настройка.
В селекторе KS-H-134 биты Р13 - Р11 (Т2 - Т0) управляют включением и выключением режимов внутреннего тестирования и автоматической накачки в соответствии с табл. 7.
В селекторе KS-H-64 биты Р11(Т11) и Р10(Т10) управляют программируемым делителем ПД1 так, как указано в табл. 8.
В остальных селекторах для управления этим делителем использованы биты Р10 (RSA) и Р9 (RSB) по табл. 9, причем биты Р13 и Р12 должны иметь значение 0, а бит P11 - значение 1. Поскольку селектор KS-H-62 выполняют с единственным шагом перестройки (62,5 кГц), то для него биты P11, Р10 и Р9 равны 1.Бит Р8 равен 0 для всех селекторов без исключения.
Переключение поддиапазонов сосредоточено в последнем байте управления. Причем число используемых битов может быть от трех до пяти (остальные биты не применяют). Для селектора KS-H-62 это - Р7 - РЗ в табл. 10, для KS-H-64 - РЗ (ВЗ) - Р0 (В0) в табл. 11.
Для KS-H-134 (табл. 12) KS-H-92 и KS-H-132 (табл. 13) используют три младших разряда Р2 (BS2) - Р0 (BS0).
В режиме ЧТЕНИЕ протокол обмена состоит из байга адреса и байта статуса. Бит R/w в байте адреса должен быть равен 1. Других изменений в этом байте нет (см. табл. 5, 14).
Байт статуса для селекторов KS-H-92. KS-H-132. KS-H-134 представлен в табл. 14. Бит POR (Power On Reset) сигнализирует о включении питания селектора. Бит POR равен 1, когда питание подано. Бит FL (In lock Flag) - сигнал о действии системы ФАПЧ. Когда бит FL равен 1. кольцо системы ФАПЧ замкнуто. Бит ACPS (Automatic Charge Pump Switch flag) информирует о работе устройства автоматического переключения НАКАЧКИ в селекторе KS-H-134. Бит ACPS активен в состоянии 0. Биты А0-А2 - выходные сигналы пятишагового АЦП (ADC). Для селекторов с режимом ЧТЕНИЕ (см. табл. 14) параметры ADC и комбинации уровней А0-А2 одинаковы и указаны в табл. 15. АЦП позволяет, например, управлять селектором по трехпроводной шине (американский стандарт).
Еще несколько слов о процессорах управления. Их довольно много. Отличаются они один от другого заполнением внутреннего ПЗУ ("прошивкой"). Для селекторов KS-H-92. KS-H-132 лучше всех подходит процессор РСА84С640-30 фирмы PHIUPS.
Литература
Автор: А.Бурковский, г.Санкт-Петербург